Mémoire FIFO 8K x 16 bits à 50 MHz
Il s'agit de concevoir et dessiner une mémoire rapide de grande capacité pour des systèmes d'acquisition de données. L'adressage de la mémoire est sériel par paquets d'adresses et les temps d'accès doivent être inférieurs à 20ns. La conception se déroulera en trois phases:1)Définition d'une architecture permettant d'atteindre les performances fixées avec une surface raisonnable.2)Conception des dispositifs d'adressage en lecture et écriture, ainsi que des plans mémoires.3)Simulations et layout du circuits.
Etudiant: Paolo Frigeri
Année: 1995
Département: TIN
Filière: Génie électrique (anciennement Microélectronique)
Enseignant responsable: Bertrand Hochet