Liaison sérielle rapide entre DSP
Dans le but d'optimiser les transferts entre systèmes d'acquisition, de traitement et d'analyse des images, il est demandé d'effectuer un codeur/décodeur à faible coût dans un FPGA. Ce codeur/décodeur appelé LAR, mis au point à l'INSA de Rennes, offre une compression efficace des données.
Etudiant: Lionel Yersin
Année: 2005
Département: TIC
Filière: Informatique et systèmes de communication (anciennement Informatique)
Type de formation: Plein temps
Partenaire externe: la HEIG-VD / SIM
Enseignant responsable: Cédric Bornand
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