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Elévateur de tension en technologie CMOS "deep submicron"

La SIA Roadmap (The Semiconductor Industry Association's International Technology Roadmap for Semiconductors) prévoit vers 2005 l'apparition de technologies CMOS capables de placer quelques millions de transistors MOS par mm2 de silicium. La même source parle de quelques milliards de transistors sur la même unité de surface à l'aube de 2015. Pour ces technologies CMOS et pour des raisons physiques, plus les densités d'intégration augmentent, plus les tensions d'alimentation diminuent. Aujourd'hui il est classique de travailler avec une tension d'alimentation de 3.6 volts. Demain il faudra se contenter de 1.8, voire de 1.2 volt. Dans ces conditions certaines fonctions analogiques sont très difficiles voire impossible à réaliser. Mais, dans ces technologies, il existe des règles spéciales pour le dimensionnement de transistors "haute tension" qui sont utilisés pour réaliser des fonctions analogiques nécessitant une alimentation supérieure à 2 volts. Cette technique exige la présence d'un élévateur de tension "on-chip" qui alimente les blocs critiques. L'objectif de ce travail de diplôme est de développer dans une technologie "deep submicron" un élévateur de tension capable de fonctionner avec une pile grand public de 1.5 volt. et de délivrer une tension de l'ordre de 2.3 volts.