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Editeur graphique et traducteur de graphes d'états en VHDL

"La conception d'un système logique séquentiel passe par une description du comportement souhaité, sous une forme compréhensible par un outil informatique de synthèse logique. Actuellement, les outils de synthèse utilisant le langage VHDL semblent prendre le pas sur les outils basés sur des langages de 2ème génération tels que ABEL. Or, la forme d'une description en VHDL est assez "lourde ", et convient mal à l'expression de la pensée du concepteur de systèmes logiques. De plus, sa lisibilité est faible en comparaison d'une représentation graphique telle qu'un graphe d'états ou un organigramme. Le logiciel élaboré dans ce projet permet au concepteur d'un système logique séquentiel de dessiner (éditer) un graphe d'états et de le traduire automatiquement en VHDL. Ce logiciel tourne sous Windows NT, et en utilise les ressources. La description VHDL est générée sous une forme directement synthétisable. Des extensions à d'autres formes d'entrée graphique (organigramme, schéma-bloc) et à d'autres langages de sortie (ABEL, C) sont prévues. Développé pour l'enseignement, ce logiciel sera mis à la disposition des étudiants."